LPDDR - LPDDR

Mobil DDR: Samsung K4X2G323PD-8GD8

LPDDR , en forkortelse for Low-Power Double Data Rate , også kjent som LPDDR SDRAM , er en type synkront dynamisk tilfeldig tilgangsminne som bruker mindre strøm og er målrettet for mobile datamaskiner . Eldre varianter er også kjent som Mobile DDR, og forkortet som mDDR.

Moderne LPDDR SDRAM er forskjellig fra DDR SDRAM , med forskjellige forskjeller som gjør teknologien mer passende for mobilapplikasjonen.

LPDDR -teknologistandarder er utviklet uavhengig av DDR -standarder, med LPDDR4X og til og med LPDDR5 for eksempel implementert før DDR5 SDRAM og tilbyr langt høyere datahastigheter enn DDR4 SDRAM .

Bussbredde

Egenskaper for de forskjellige LP-DDR-generasjonene
LP-DDR 1 1E 2 2E 3 3E 4 4X 5 5X
Maksimal tetthet 32 bit 64 bit 64 bit 32 bit 32 bit
Minneklokke (MHz) 200 266,7 200 266,7 200 266,7 200 266,7 400 533
Størrelse på forhånd 2 n 4 n 8 n 16 n
Minnetettheter 64 Mb

8 GB

1 GB

32 GB

4Gb

32 GB

4Gb

32 GB

I/O -buss klokkefrekvens (MHz) 200 266,7 400 533,3 800 1067 1600 2133 3200 4267
Dataoverføringshastighet ( DDR ) (MT/s) 400 533,3 800 1067 1600 2133 3200 4267 6400 8533
Forsyningsspenning (er) 1,8 V 1.2, 1.8 V 1.2, 1.8 V 1,1, 1,8 V 0,6, 1,1, 1,8 V 0,5, 1,05, 1,8 V 0,5, 1,05, 1,8 V
Kommando/adressebuss 19 bits, SDR 10 bits, DDR 6 bits, SDR 7 bits, DDR

I motsetning til standard SDRAM, brukt i stasjonære enheter og bærbare datamaskiner og vanligvis tilkoblet over en 64-biters bred minnebuss, tillater LPDDR også 16- eller 32-biters brede kanaler.

"E" -versjonene markerer forbedrede versjoner av spesifikasjonene. De formaliserer overklokking av minnearrayet opp til 266,7 MHz for et ytelsesøkning på 33%. Minnemoduler som implementerer disse høyere frekvensene brukes i Apple MacBooks og bærbare datamaskiner.

Som med standard SDRAM dobler de fleste generasjoner den interne hentestørrelsen og den eksterne overføringshastigheten. (DDR-4 og LPDDR-5 er unntakene.)

Generasjoner

LPDDR (1)

Den originale laveffekt-DDR (noen ganger retroaktivt kalt LPDDR1 ) er en litt modifisert form for DDR SDRAM , med flere endringer for å redusere det totale strømforbruket.

Mest signifikant er forsyningsspenningen redusert fra 2,5 til 1,8 V. Ytterligere besparelser kommer fra temperaturkompensert oppdatering (DRAM krever oppdatering sjeldnere ved lave temperaturer), delvis oppfriskning av egen matrise og en "deep power down" -modus som ofrer alt minne innhold. I tillegg er sjetongene mindre og bruker mindre brettplass enn deres ikke-mobile ekvivalenter. Samsung og Micron er to av de viktigste leverandørene av denne teknologien, som brukes i nettbrett og telefon enheter som iPhone 3GS , originale iPad , Samsung Galaxy Tab 7.0 og Motorola Droid X .

LPDDR2

Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2-brikke

En ny JEDEC- standard JESD209-2E definerer et mer dramatisk revidert DDR-grensesnitt med lite strøm. Den er ikke kompatibel med enten DDR1 eller DDR2 SDRAM , men kan romme enten:

  • LPDDR2-S2: 2 n forhåndshentet minne (som DDR1),
  • LPDDR2-S4: 4 n forhåndshentet minne (som DDR2), eller
  • LPDDR2-N: Ikke-flyktig ( NAND-blits ) minne.

Laveffektstater ligner på grunnleggende LPDDR, med noen ekstra alternativer for delvis matrisoppdatering.

Tidsparametere er spesifisert for LPDDR-200 til LPDDR-1066 (klokkefrekvenser på 100 til 533 MHz).

Arbeider på 1,2 V, multiplexer LPDDR2 kontroll- og adresselinjene til en 10-biters dobbel datahastighets CA-buss. Kommandoene ligner på de for vanlig SDRAM , bortsett fra omdisponering av forhåndsladnings- og burst -termineringskoder:

LPDDR2/LPDDR3 kommandokoding
CK CA0
( RAS )
CA1
( CAS )
CA2
( VI )
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Operasjon
H H H - NOP
-
H H L H H - Lad alle banker på forhånd
-
H H L H L - BA0 BA1 BA2 Lad en bank på forhånd
-
H H L H A30 A31 A32 BA0 BA1 BA2 Preactive
(bare LPDDR2-N)
A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
H H L L - Burst avsluttes
-
H L H reservert C1 C2 BA0 BA1 BA2 Les
(AP = automatisk forladning)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
H L L reservert C1 C2 BA0 BA1 BA2 Skriv
(AP = automatisk forladning)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L H R8 R9 R10 R11 R12 BA0 BA1 BA2 Aktiver
(R0–14 = Radadresse)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L H A15 A16 A17 A18 A19 BA0 BA1 BA2 Aktiver
(bare LPDDR2-N)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L H H - Oppdater alle banker
(bare LPDDR2-Sx)
-
L L H L - Oppdater en bank
(Round-robin-adressering)
-
L L L H MA0 MA1 MA2 MA3 MA4 MA5
Modusregister lest (MA0–7 = adresse)
MA6 MA7 -
L L L L MA0 MA1 MA2 MA3 MA4 MA5 Mode Registrer
(OP0-7 = Data)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Kolonneadressebit C0 blir aldri overført, og antas å være null. Burstoverføringer begynner derfor alltid på jevne adresser.

LPDDR2 har også en aktiv-lav chip-valg (når den er høy, er alt en NOP) og klokkeaktivering CKE-signal, som fungerer som SDRAM. I likhet med SDRAM, velger kommandoen som sendes på syklusen som CKE slippes først, strømtilførselen:

  • Hvis brikken er aktiv, fryser den på plass.
  • Hvis kommandoen er en NOP ( CS lav eller CA0–2 = HHH), går brikken på tomgang.
  • Hvis kommandoen er en oppdateringskommando (CA0–2 = LLH), går brikken inn i tilstanden for selvoppdatering.
  • Hvis kommandoen er en burst-terminering (CA0–2 = HHL), går brikken inn i den dype strømtilførselen. (En fullstendig tilbakestillingssekvens er nødvendig når du drar.)

Moderegistrene har blitt sterkt utvidet sammenlignet med konvensjonell SDRAM, med et 8-biters adresserom og muligheten til å lese dem tilbake. Selv om det er mindre enn en seriell tilstedeværelse som oppdager EEPROM, er nok informasjon inkludert for å eliminere behovet for en.

S2 -enheter mindre enn 4  Gbit , og S4 -enheter mindre enn 1 Gbit har bare fire banker. De ignorerer BA2-signalet, og støtter ikke oppdatering per bank.

Ikke-flyktige minneenheter bruker ikke oppdateringskommandoene, og tilordner forladningskommandoen til å overføre adressebiter A20 og oppover. Lavordensbitene (A19 og nedover) overføres med en følgende aktiveringskommando. Dette overfører den valgte raden fra minnearrayen til en av 4 eller 8 (valgt av BA -bitene) raddatabuffere, hvor de kan leses av en Read -kommando. I motsetning til DRAM er ikke bankadressebitene en del av minneadressen; enhver adresse kan overføres til hvilken som helst raddatabuffer. En raddatabuffer kan være fra 32 til 4096 byte lang, avhengig av type minne. Rader større enn 32 byte ignorerer noen av adressene i lav rekkefølge i kommandoen Aktiver. Rader mindre enn 4096 byte ignorerer noen av adressene i høy rekkefølge i Read-kommandoen.

Ikke-flyktig minne støtter ikke skrive-kommandoen for å radere databuffere. Snarere støtter en serie kontrollregistre i en spesiell adresseområde Les og skriv -kommandoer, som kan brukes til å slette og programmere minnearrayen.

LPDDR3

I mai 2012 publiserte JEDEC JESD209-3 Low Power Memory Device Standard. Sammenlignet med LPDDR2 tilbyr LPDDR3 en høyere datahastighet, større båndbredde og energieffektivitet og høyere minnetetthet. LPDDR3 oppnår en datahastighet på 1600 MT/s og bruker viktige nye teknologier: skrive-nivellering og kommando-/adressetrening, valgfri on-die-terminering (ODT) og lav-I/O-kapasitans. LPDDR3 støtter både pakke-på-pakke (PoP) og diskrete emballasjetyper.

Kommandokodingen er identisk med LPDDR2, ved bruk av en 10-biters dobbel datahastighets CA-buss. Standarden spesifiserer imidlertid bare 8 n -prefetch DRAM, og inkluderer ikke flash -minnekommandoene.

Produkter som bruker LPDDR3 inkluderer 2013 MacBook Air, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) og Microsoft Surface Pro 3 . LPDDR3 ble vanlig i 2013, og kjørte på 800 MHz DDR (1600 MT/s), og tilbyr båndbredde som kan sammenlignes med PC3-12800 bærbart minne i 2011 (12,8 GB/s båndbredde). For å oppnå denne båndbredden må kontrolleren implementere tokanals minne. For eksempel er dette tilfellet for Exynos 5 Dual og 5 Octa.

En "forbedret" versjon av spesifikasjonen kalt LPDDR3e øker datahastigheten til 2133 MT/s. Samsung Electronics introduserte de første 4  gigabit 20 nm-klasse LPDDR3-modulene som var i stand til å overføre data med opptil 2133 MT/s, mer enn det dobbelte av ytelsen til den eldre LPDDR2 som bare er i stand til 800 MT/s. Ulike SoC fra forskjellige produsenter støtter også 800 MHz LPDDR3 RAM. Slike inkluderer Snapdragon 600 og 800 fra Qualcomm samt noen SoC fra Exynos og Allwinner -serien.

LPDDR4

Mars 2012 arrangerte JEDEC en konferanse for å undersøke hvordan fremtidige krav til mobilenheter vil drive kommende standarder som LPDDR4. 30. desember 2013 kunngjorde Samsung at den hadde utviklet den første 20 nm-klassen 8 gigabit (1 GB) LPDDR4 i stand til å overføre data ved 3200 MT/s, og dermed gi 50 prosent høyere ytelse enn den raskeste LPDDR3 og forbruke rundt 40 prosent mindre energi på 1,1 volt.

25. august 2014 publiserte JEDEC JESD209-4 LPDDR4 Low Power Memory Device Standard.

Betydelige endringer inkluderer:

  • Dobling av grensesnitthastigheten og mange påfølgende elektriske endringer, inkludert endring av I/O-standarden til lavspenningssvingende logikk (LVSTL)
  • Dobling av den interne prefetch -størrelsen og minimum overføringsstørrelse
  • Bytt fra en 10-biters DDR-kommando/adressebuss til en 6-biters SDR-buss
  • Bytt fra en 32-biters bred buss til to uavhengige 16-biters brede busser
  • Selvoppdatering er aktivert med dedikerte kommandoer, i stedet for å bli kontrollert av CKE-linjen

Standarden definerer SDRAM-pakker som inneholder to uavhengige 16-biters tilgangskanaler, som hver er koblet til opptil to dyser per pakke. Hver kanal er 16 databiter bred, har sin egen kontroll/adressepinne og gir tilgang til 8 banker med DRAM. Dermed kan pakken kobles til på tre måter:

  • Datalinjer og kontroll koblet parallelt med en 16-biters databuss, og bare brikken velger tilkoblet uavhengig per kanal.
  • Til to halvdeler av en 32-biters bred databuss, og kontrollinjene parallelt, inkludert chip select.
  • Til to uavhengige 16-biters brede databusser

Hver dør gir 4, 6, 8, 12 eller 16  gigabit minne, halv til hver kanal. Hver bank er således en sekstende enhetens størrelse. Dette er organisert i det riktige antallet (16  K til 64 K) på 16384-biters (2048 byte) rader. Utvidelse til 24 og 32 gigabit er planlagt, men det er ennå ikke bestemt om dette vil bli gjort ved å øke antall rader, bredden eller antall banker.

Større pakker med dobbel bredde (fire kanaler) og opptil fire dyser per par kanaler (totalt 8 dies per pakke) er også definert.

Data er tilgjengelig i serier med enten 16 eller 32 overføringer (256 eller 512 bits, 32 eller 64 byte, 8 eller 16 sykluser DDR). Bursts må begynne på 64-biters grenser.

Siden klokkefrekvensen er høyere og den minimale burstlengden lengre enn tidligere standarder, kan styresignaler bli mer fleksibel uten at kommando-/adressebussen blir en flaskehals. LPDDR4 multiplexer kontroll- og adresselinjene til en 6-biters enkel datahastighets CA-buss. Kommandoer krever 2 klokkesykluser, og operasjoner som koder en adresse (f.eks. Aktivere rad, lese eller skrive kolonne) krever to kommandoer. For eksempel, for å be om lesning fra en inaktiv chip krever fire kommandoer som tar 8 klokkesykluser: Activate-1, Activate-2, Read, CAS-2.

Chip select line (CS) er aktiv- høy . Den første syklusen i en kommando identifiseres ved at chip select er høy; den er lav i løpet av den andre syklusen.

LPDDR4 -kommandokoding
Første syklus (CS = H) Andre syklus (CS = L) Operasjon
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L - Ingen operasjon
H L L L L L 0 OP4 OP3 OP2 OP1 1 Flerbrukskommando
AB H L L L L - BA2 BA1 BA0 Forladning (AB = alle banker)
AB L H L L L - BA2 BA1 BA0 Oppdater (AB = Alle banker)
- H H L L L - Selvoppdatering
BL L L H L L AP C9 - BA2 BA1 BA0 Skriv-1 (+CAS-2)
- H L H L L - Selvoppdateringsutgang
0 L H H L L AP C9 - BA2 BA1 BA0 Masked Write-1 (+CAS-2)
- H H H L L - (reservert)
BL L L L H L AP C9 - BA2 BA1 BA0 Les-1 (+CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
- H L H L - (reservert)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 Modusregister Skriv -1 og -2
MA = Adresse, OP = Data
OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
- L H H H L MA5 MA4 MA3 MA2 MA1 MA0 Modusregister lest (+CAS-2)
- H H H H L - (reservert)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 Aktiver -1 og -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

CAS-2-kommandoen brukes som andre halvdel av alle kommandoer som utfører en overføring over databussen, og gir kolonneadressebiter med lav orden:

  • Lesekommandoer må begynne på en kolonneadress som er et multiplum av 4; det er ingen bestemmelse for å kommunisere en ikke-null C0- eller C1-adressebit til minnet.
  • Skrivekommandoer må begynne på en kolonneadress som er et multiplum av 16; C2 og C3 må være null for en skrivekommando.
  • Modusregister lest og noen flerbrukskommandoer må også følges av en CAS-2-kommando, men alle kolonnebitene må være null (lav).

Burstlengden kan konfigureres til å være 16, 32 eller dynamisk valgbar av BL -bitens lese- og skriveoperasjoner.

Ett DMI -signal (datamaske/inverter) er knyttet til hver åtte datalinjer, og kan brukes til å minimere antall biter som drives høyt under dataoverføringer. Når de er høye, kompletteres de andre 8 bitene med både sender og mottaker. Hvis en byte inneholder fem eller flere 1 bits, kan DMI -signalet drives høyt, sammen med tre eller færre datalinjer. Ettersom signallinjene avsluttes lavt, reduserer dette strømforbruket.

(En alternativ bruk, der DMI brukes til å begrense antall datalinjer som bytter på hver overføring til maksimalt 4, minimerer krysstale. Dette kan brukes av minnekontrolleren under skriving, men støttes ikke av minneenhetene.)

Databussinversjon kan aktiveres separat for lesing og skriving. For maskerte skriverier (som har en egen kommandokode), avhenger driften av DMI -signalet om skriveinversjon er aktivert.

  • Hvis DBI på skriver er deaktivert, indikerer et høyt nivå på DMI at den tilsvarende databyte skal ignoreres og ikke skrives
  • Hvis DBI på skriv er aktivert, indikerer et lavt nivå på DMI, kombinert med en databyte med 5 eller flere bits angitt, en databyte som skal ignoreres og ikke skrives.

LPDDR4 inkluderer også en mekanisme for "målrettet radoppdatering" for å unngå korrupsjon på grunn av " radhammer " på tilstøtende rader. En spesiell sekvens med tre aktiverings-/forladningssekvenser angir raden som ble aktivert oftere enn en enhetsspesifisert terskel (200 000 til 700 000 per oppdateringssyklus). Internt oppdaterer enheten fysisk tilstøtende rader i stedet for den som er angitt i aktiveringskommandoen.

LPDDR4X

Samsung Semiconductor foreslo en LPDDR4 -variant som den kalte LPDDR4X. LPDDR4X er identisk med LPDDR4 bortsett fra at ekstra strøm spares ved å redusere I/O -spenningen (Vddq) til 0,6 V fra 1,1 V. 9. januar 2017 kunngjorde SK Hynix 8 og 16 GB LPDDR4X -pakker. JEDEC publiserte LPDDR4X-standarden 8. mars 2017. Bortsett fra lavere spenning inkluderer ytterligere forbedringer et enkeltkanals døralternativ for mindre applikasjoner, nye MCP-, PoP- og IoT-pakker, og ytterligere definisjon og timeforbedringer for de høyeste 4266 MT/s hastighetsklasse.

LPDDR5

19. februar 2019 publiserte JEDEC JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung kunngjorde at den hadde fungerende prototype LP-DDR5-brikker i juli 2018. LPDDR5 introduserer følgende endringer:

  • Dataoverføringshastigheten økes til 6400 Mbps.
  • Differensialklokker brukes
  • Prefetch er ikke doblet igjen, men forblir 16 n
  • Antallet banker økes til 16, delt inn i fire DDR4 -lignende bankgrupper
  • Strømbesparende forbedringer:
    • Datakopiering og skrive-X (alle en eller alle null) kommandoer for å redusere dataoverføring
    • Dynamisk skalering av frekvens og spenning
  • En ny klokkearkitektur kalt WCK & Read Strobe (RDQS)

AMD Van Gogh (ennå ikke utgitt), Intel Tiger Lake og Snapdragon 888 minnekontroller støtter LPDDR5.

LPDDR5X

28. juli 2021 publiserte JEDEC JESD209-5B, Standard for Low Power Double Data Rate 5X (LPDDR5X) med følgende endringer:

  • Hastighetsforlengelse opptil 8533 Mbps
  • Signalintegritetsforbedringer med TX/RX -utjevning
  • Pålitelighetsforbedringer via den nye Adaptive Refresh Management -funksjonen
  • Prefetch er fortsatt det samme som LPDDR5 ved 16n

Ifølge rapporter kan Mi 12 bli den første telefonen som sendes med LPDDR5X RAM på slutten av dette året.

Merknader

Referanser

Eksterne linker