DDR5 SDRAM - DDR5 SDRAM

Denne artikkelen handler om DDR5 SDRAM. For grafikk DDR5, basert på DDR3, se GDDR5 SDRAM .

DDR5 SDRAM
Dobbel datahastighet 5 Synkront dynamisk tilfeldig tilgangsminne
Type RAM
Utvikler JEDEC
Type Synkron dynamisk tilfeldig tilgangsminne
Generasjon 5. generasjon
Utgivelsesdato 14. juli 2020 ( 2020-07-14 )
Spenning 1.1 V
Forgjenger DDR4 SDRAM

Double Data Rate 5 Synchronous Dynamic Random-Access Memory ( DDR5 SDRAM ) er en type synkront dynamisk tilfeldig tilgangsminne . Sammenlignet med forgjengeren DDR4 SDRAM , er DDR5 planlagt å redusere strømforbruket, samtidig som båndbredden dobles . Standarden, opprinnelig målrettet for 2018, ble utgitt 14. juli 2020.

En ny funksjon kalt Decision Feedback Equalization (DFE) muliggjør IO -hastighetsskalering for høyere båndbredde og ytelsesforbedring. DDR5 støtter mer båndbredde enn forgjengeren, DDR4 , med 4,8 gigabit per sekund mulig - men ikke forsendelse ved lansering. DDR5 vil ha omtrent samme ventetid som DDR4 og DDR3.

Rambus kunngjorde en fungerende DDR5 DIMM i september 2017. 15. november 2018 kunngjorde SK Hynix ferdigstillelse av sin første DDR5 RAM -brikke; den kjører på 5200 MT/s ved 1,1 V. I februar 2019 kunngjorde SK Hynix en 6400 MT/s -brikke, den høyeste hastigheten som offisielt er tillatt av den foreløpige DDR5 -standarden. Noen selskaper planla å bringe de første produktene på markedet innen utgangen av 2019. Verdens første DDR5 DRAM -brikke ble offisielt lansert av SK Hynix 6. oktober 2020.

Den separate JEDEC-standarden LP-DDR5 (Low Power Double Data Rate 5), beregnet for bærbare datamaskiner og smarttelefoner, ble utgitt i februar 2019.

Sammenlignet med DDR4 reduserer DDR5 minnespenningen ytterligere til 1,1 V, og reduserer dermed strømforbruket. DDR5-moduler kan innlemme innebygde spenningsregulatorer for å nå høyere hastigheter; men ettersom dette vil øke kostnadene, forventes det bare å bli implementert på forbrukermoduler på server og muligens avanserte. DDR5 støtter en hastighet på 51,2  GB/s per modul og 2 minnekanaler per modul.

Det er en generell forventning at de fleste brukstilfeller som for tiden bruker DDR4 til slutt vil migrere til DDR5. Å kunne brukes i stasjonære og servere (laptoper vil antagelig bruke LP-DDR5 i stedet), den integrerte minnekontrollere av f.eks Intel 's og AMD er CPUer blir nødt til å støtte det, Intels 11. generasjon Rocket Lake- prosessorer og AMDs Ryzen 5000 bruker begge fortsatt DDR4 RAM. Det er rapportert om et lekkert internt AMD -veikart som viser DDR5 -støtte for 2022 Zen 4 -prosessorer og Zen 3+ APUer. Et lekket lysbilde viser planlagt DDR5 -støtte på Intels 2021 Sapphire Rapids mikroarkitektur og Alder Lake mikroarkitektur.

DIMM kontra minnebrikker

Mens tidligere SDRAM -generasjoner tillot ikke -bufrede DIMM -er som besto av minnebrikker og passive ledninger (pluss en liten seriell tilstedeværelsesdetekterings -ROM), krever DDR5 DIMM -er ekstra aktiv krets, noe som gjør grensesnittet til DIMM -en annerledes enn grensesnittet til selve RAM -brikkene.

DDR5 DIMM-er leveres med bulkeffekt på 1,2 V og styringsgrensesnittstrøm på 3,3 V, og bruker innebygde kretser (en integrert strømstyringskrets og tilhørende passive komponenter ) for å konvertere til den lavere spenningen som kreves av minnebrikker. Slutt spenningsregulering nær bruksområdet gir mer stabil strøm, og speiler utviklingen av spenningsregulatormoduler for CPU -strømforsyninger.

I motsetning til DDR4 vil alle DDR5 DIMM -er ha på ECC, der feil oppdages og korrigeres før data sendes til CPU. Dette er imidlertid ikke det samme som ekte ECC -minne med en ekstra datakorrigeringsbrikke på rammodulen. DDR5s på die -feilkorrigering er å forbedre påliteligheten og å tillate tettere RAM -brikker mens du senker feilfrekvensen for hver RAM -brikke. Det vil fortsatt eksistere ikke-ECC og ECC DDR5 DIMM-varianter; ECC -variantene vil ha ekstra datalinjer til CPU -en for å sende feildeteksjonsdata, slik at CPU -en kan oppdage og rette feil som oppstod under transport.

Hver DIMM har to uavhengige kanaler. Mens tidligere SDRAM-generasjoner hadde en CA (Command/Address) buss som styrer 64 eller 72 (ikke-ECC/ECC) datalinjer, har hver DDR5 DIMM to CA-busser som styrer 32 eller 40 (ikke-ECC/ECC) datalinjer hver, for totalt 64 eller 80 datalinjer. Denne 4-bytes bussbredde ganger en doblet minimum burst-lengde på 16 beholder minimum tilgangsstørrelse på 64 byte, som samsvarer med hurtiglinjestørrelsen som brukes av x86 mikroprosessorer.

Operasjon

Standard DDR5-minnehastigheter varierer fra 4800 til 6400 millioner overføringer per sekund (PC5-38400 til PC5-51200). Høyere hastigheter kan legges til senere, slik som skjedde med tidligere generasjoner.

Sammenlignet med DDR4 SDRAM ble minimum burstlengde doblet til 16, med mulighet for "burst chop" etter 8 overføringer. Adresseringsområdet er også litt utvidet som følger:

  • Antall chip -ID -biter forblir på 3, slik at opptil 8 stablede sjetonger.
  • En tredje bankgruppebit (BG2) ble lagt til, slik at opptil 8 bankgrupper.
  • Maksimalt antall banker per bankkonsern er fortsatt 4.
  • Antall radadressebiter forblir på 17, for maksimalt 128K rader.
  • Ytterligere en kolonneadressebit (C10) er lagt til, slik at opptil 8192 kolonner (1 KB sider) i × 4 sjetonger.
  • De minst signifikante adressene på tre kolonner (CO, C1, C2) fjernes ; all lesing og skriving må begynne med en kolonneadress som er et multiplum av 8.
  • En bit er reservert for adressering av utvidelse som enten en fjerde chip -ID -bit (CID3) eller en ekstra radadressebit (R17).

Kommandokoding

DDR5 -kommandokoding
Kommando CS Kommando/adresse (CA) biter
0 1 2 3 4 5 6 7 8 9 10 11 12 1. 3
Aktiv (aktiver)
Åpne en rad 		L L L Rad R0–3 Bank Bankgruppe Chip CID0–2
H Rad R4–16 R17/
CID3
Ikke tilordnet, reservert L L H V
H V
Ikke tilordnet, reservert L H L L L V
H V
Skriv mønster L H L L H L H Bank Bankgruppe Chip CID0–2
H V Kolonne C3–10 V AP H V CID3
Ikke tilordnet, reservert L H L L H H V
H V
Modusregistrering L H L H L L Adresse MRA0–7 V
H Data MRD0–7 V CW V
Modusregister lest L H L H L H Adresse MRA0–7 V
H V CW V
Skrive L H L H H L BL Bank Bankgruppe Chip CID0–2
H V Kolonne C3–10 V AP WRP V CID3
Lese L H L H H H BL Bank Bankgruppe Chip CID0–2
H V Kolonne C3–10 V AP V CID3
Vref CA L H H L L L Data V
Oppdater alt L H H L L H CID3 V L Chip CID0–2
Oppdater samme bank L H H L L H CID3 Bank V H Chip CID0–2
Lad alle på forhånd L H H L H L CID3 V L Chip CID0–2
Lad samme bank på forhånd L H H L H L CID3 Bank V H Chip CID0–2
Forlad L H H L H H CID3 Bank Bankgruppe Chip CID0–2
Ikke tilordnet, reservert L H H H L L V
Selvoppdatering L H H H L H V L V
Slå av oppføringen L H H H L H V H ODT V
Flerbrukskommando L H H H H L Kommando CMD0–7 V
Slå av,
ingen operasjon 		L H H H H H V
Fjern markeringen (ingen operasjon) H X
  • Signalnivå
    • H, høyt
    • L, lav
    • V, gyldig, enten lav eller høy
    • X, irrelevant
  • Logisk nivå
    •   Aktiv
    •   Inaktiv
    •   Ubrukt
  • Kontrollbiter
    • AP , Auto-ladning
    • CW, kontrollord
    • BL , Burst -lengde ≠ 16
    • WRP , Skriv delvis
    • ODT , ODT forblir aktivert

Kommandokodingen ble betydelig omorganisert og henter inspirasjon fra LP-DDR4 ; kommandoer sendes enten med en eller to sykluser med 14-biters buss. Noen enkle kommandoer (f.eks. Forladning) tar en syklus, mens alle som inkluderer en adresse (aktiver, les, skriv) bruker to sykluser for å inkludere 28 biter informasjon.

I likhet med LPDDR er det nå 256 × 8-bits modusregistre, i stedet for 8 × 13-biters registre. Og i stedet for at ett register (MR7) er reservert for bruk av den registrerte klokkedriverbrikken, blir en komplett annen bank med modusregistre definert (valgt ved hjelp av CW -biten).

Kommandoen "Skriv mønster" er ny for DDR5; dette er identisk med en skrivekommando, men ingen data blir overført. I stedet er området fylt med kopier av et 1-byte modusregister (som standard er helt null). Selv om dette tar like lang tid som en normal skriving, sparer du energi på å ikke kjøre datalinjene. Skriver til flere banker kan også bli flettet inn nærmere.

Flerbrukskommandoen inneholder forskjellige underkommandoer for opplæring og kalibrering av databussen.

Referanser

Eksterne linker